分区规划深度

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FPGA的布局软件一直很慢。事实上，FPGA厂商已经花费了大量的精力来使他们的设计软件在多核处理器上运行得更快。

近日，在ACM的FPGA 2022大会上发表了一篇题为《快速流:FPGA HLS设计的并行物理实现》的论文。本文描述了一种非常有趣的方法，通过FPGA设计软件来促进HLS设计在多核处理器上更快地运行。

这篇论文由UCLA、AMD-Xilinx、根特大学和康奈尔大学的研究团队撰写，描述了RapidStream自动划分算法，该算法将数据流设计划分为多个“岛”，在划分的岛之间插入“锚区域”，然后通过锚区域中的寄存器将每个岛的信号连接到整个设计中。

所有这些划分和拼接背后的目的是将HLS设计分成小块，并将其交付给现代服务器中的多个内核。这种策略有很长的历史，现在被用来加速FPGA的开发。

该流程有三个主要的HLS级约束:

1.非重叠分区——并行化不同孤岛的物理实现；

2.精简岛间连接-每个岛间连接都是精简的，以满足时序要求；

3.直接连接-每个岛只能与相邻的岛直接连接。当并行设计布局时，这个约束非常重要。

(注:这些约束与控制逻辑综合使用的约束完全不同，处于更高的层次。)

RapidStream的开发者将数据流设计定义为一组并行处理元素(PE)和一组根据设计的数据流要求连接PE的FIFO。PE内部可以很复杂，但是只能通过FIFO接口和其他PE通信。

如上所述，RapidStream将FPGA fabric分为两个区域:大小相同的区域和放置在相邻区域之间的窄列和窄行中的锚区域。有意思的是，RapidStream似乎是专门为AMD-Xilinx Virtex ultra scale+FPGA打造的，是一款由FPGA chiplet(AMD-Xilinx语言中的超级逻辑区，简称SLR)制作的2.5D器件。

本文包含几个描述RapidStream工作性能的图表。下图显示了六种不同数据流设计与无分区的流水线/非流水线版本之间的时钟速率比较。

从上图可以看出，RapidStream的时钟速率高于所有非流水线版本。这是意料之中的，因为流水线是FPGA时钟速度提升的核心。然而，在六种情况中的五种情况下，RapidStream的结果优于具有相同设计的RTL版本的管道。这个结果需要我们注意。

以下是布局和布线的时间结果比较:

RapidStream的布局运行时间比非分区设计要好得多。这是因为RapidStream可以将每个分区发送到不同的处理器内核进行布局。

尽管FPGA厂商试图让布局算法在多核处理器上运行得更快，但RapidStream的开发人员从经验中发现，如果FPGA设计没有分区，那么在两个以上的处理器内核上运行AMD-Xilinx Vivado设计工具时并没有太大的改善。

正在用FPGA开发HLS设计的读者——尤其是AMD-Xilinx FPGA——应该会对RapidStream感兴趣。更多细节可以在GitHub上找到。

原始链接:

https://www . ee journal . com/article/can-HLS-partitioning-speed-up-placement-and-routing-of-FPGA-designs-yes-oh-yes/

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